Programování ve VHDL

V rámci projektu Zavedení výuky programování hradlových polí FPGA ve VHDL připravuje SŠIEŘ v Rožnově pod Radhoštěm  pro středoškoláky soutěž v programování ve VHDL. Pokud to někdo z vás umí a měl by o tuto soutěž zájem, čtěte  přiložený leták   a vyplňte si  přihlášku.

Více informací vám také může sdělit Ing. Jiří Král

nebo je najdete na stránkách školy: